3D/MEMS Packaging

Business Unit »Process, Device and Packaging Technologies«

Fraunhofer ENAS ist ein führendes Forschungsinstitut für die Integration und Zuverlässigkeitsbewertung mikro- und nanoelektronischer Systeme. Im Themenfeld »3D/MEMS Packaging« werden Packaging- und Verbindungstechnologien für MEMS/NEMS, Leistungs- und Sensormodule sowie hybride 3D-Integrationslösungen auf Chip-, Wafer-, Bauteil- und Systemebene entwickelt und erprobt. Das Portfolio reicht von klassischen Aufbau- und Verbindungstechniken über additive Druckverfahren bis hin zu umfassender Charakterisierung und Zuverlässigkeitsanalyse – mit besonderer Expertise für anspruchsvolle Anwendungen in rauen Umgebungen, der Leistungselektronik, Chipletarchitekturen und auch biokompatiblen Mikrosystemen. Dabei wird das gesamte Spektrum des »System Packaging« über alle wesentlichen Integrationsstufen mikro- und nanoelektronischer Systeme abgedeckt – von der Chip- und Wafer-Ebene über das Package bis hin zur System- bzw. Board-Ebene.

Auf der untersten Integrationsstufe konzentrieren sich die Arbeiten auf Wafer-Level-Prozesse und materialwissenschaftliche Grundlagen. Dazu zählen Wafer- und Die-to-Wafer-Bondverfahren für MEMS, Sensoren oder 3D-Chipstapel sowie die Abscheidung von Fügezwischenschichten bzw. die Entwicklung von Vorbehandlungsverfahren. Ergänzend werden Schichtabscheidungstechnologien eingesetzt, um Leiterstrukturen und Funktionsschichten direkt auf den Wafer- oder Chipoberflächen herzustellen.

Auf Package-Ebene liegt der Schwerpunkt auf Aufbau- und Verbindungstechnologien. Fraunhofer ENAS entwickelt und erprobt dafür Verfahren wie das Flip-Chip-Bonden, das Drahtbonden, Chip-to-Wafer-, Chip-to-Chip- und Multi-Chip-Integrationstechnologien, um System-in-Package-Lösungen anzubieten.

Auf der System- und Board-Ebene wird an der Entwicklung hybrider Mikrosysteme sowie der Verbindung von Sensorik, Aktuatorik, Leistungs- und Kommunikationselektronik gearbeitet. 

Schwerpunkte der Forschung

 

Waferlevel Packaging

Permanente oder temporäre Fügeverfahren für die Verbindung von zwei oder mehr Wafern mit und ohne Zwischenschicht

 

Chiplevel Packaging

Montage von vorgefertigten und getrennten Chips auf Substraten oder Verbundstoffen

Systemlevel Packaging

Montage auf Komponentenebene sowie Gehäuse und Dünnfilmkapselungen

 

Schichtabscheidung

Dünnschicht- und Dickschichtverfahren zur Abscheidung von Materialien auf verschiedenen Substraten

 

Interconnect

Mechanische und elektrische Verbindungstechnologien für Halbleitergehäuse

 

Devices und MEMS

Forschung und Entwicklung von intelligenten Systemen wie Ultraschallwandlern

 

Charakterisierung

Zerstörungsfreie Prüfung (IR, SAM) | Mikrostrukturanalyse (REM, EDX, FIB) | Hermetizität | Festigkeit

 

Parylene-basiertes Packaging

Biokompatible Dünnschichtverkapselung durch 3D-konforme Parylene-Abscheidung

 

Ausrüstung und Services

Kundenorientierte Anwendung von Technologien und Verfahren

 

3D-Integration

Mechanische und elektrische Kontaktierung (TSV, TGV)